概　要

FinFETの量産が発表されて以降、先端ロジックデバイス技術は驚くべき進化を遂げ続けており、つい最近では3-nm FinFETの量産技術が相次いで発表された。しかしながら、FinFETもやがてスケーリングの限界にぶつかり、新たなデバイスアーキテクチャが必要になることは以前から予測されていた。FinFETトランジスタの短チャネル効果を決めるFinのSi Bodyの最小膜厚が理論値に近づいており、更なるゲート電極長のスケーリングは望めなくなっている。最小Fin Pitchも露光技術の限界まで来ており、NanosheetはFinFETのこれらのプロセス限界を改善し、最小ゲート電極長の縮小や、同じ回路面積当たりの実効ゲート幅を更に改善することで、2 nm以降CMOSデバイスアーキテクチャとして採用されると考えられる。
本講演では主にNanosheet技術のアーキテクチャ的優位性とそれらを実現するためのプロセスインテグレーション技術などを紹介し、最後にNanosheetの次のデバイス技術についても簡単に触れおきたい。

参加登録

参加登録サイトより事前申し込みをお願いいたします。

講演会場

東京工業大学 すずかけ台キャンパス G4棟2階 大会議室
※　Zoomとのハイブリッド開催

お問合せ

knc.info@knc.titech.ac.jp
科学技術創成研究院　集積Green-niX⁺研究ユニット
東京工業大学